7 канала ВС 1-ввод; 0-вывод Рисунок 6. В дополнение к основным режимам работы микросхема обеспечивает возможность программно независимой установки в «1» и сброса в «0» любого из разрядов регистра канала ВС. Формат управляющего слова уст./сброса разрядов регистра канала ВС показан на рисунке 7.

D7 D6 D5 D4 D3 D2 D1 D0

1 – установить в «1» «0» 0 – установить в «0» неопределенность код разряд 000 0 001 1 010 2 011 3 100 4 101 5 110 6 110 7 Рисунок 7. Если микросхема запрограммирована для работы в режиме 1 или 2, то через выводы ВС0

ВС3 канала ВС выдаются сигналы, которые могут использоваться как сигналы запросов прерываний для МП. Эта особенность микросхемы позволяет программно реализовать разрешения или запрет в обслуживании любого внешнего устройства ввода/вывода без анализа запроса прерывания в схеме прерывания системы. В нашем случае необходимо запрограммировать микросхему 580ВВ55 на вывод информации в режиме 0. Вот почему далее будет рассмотрен только этот режим. При работе микросхемы в режиме 0 обеспечивается простой ввод/вывод информации через любой из 3-х каналов и сигналов управления обменом информацией с периферийными устройствами не требуется. В этом режиме микросхема представляет собой совокупность 2-х 8 разрядных и 2-х 4 разрядных каналов ввода или вывода. В режиме 0 возможны 16 различных комбинаций схем ввода/вывода каналов ВА, ВВ, ВС. Это определяется комбинациями в разрядах D4; D3; D1; D0 регистра управляющего слова. Для нашего случая код должен иметь следующее указание:

D4	D3	D1	D0	ВА;ВВ;ВС
0	0	0	0	вывод

В режиме 0 входная информация не запоминается, а выходная хранится в выходных регистрах до записи новой информации в канал или до записи нового режима. Графическое представление режима 0 показано на рисунке 8.

Канал адреса

Канал управления

Канал данных D7

I/0 I/0 BC7

BC0 BA7

BA0 BB7

BB0 Рисунок 8. Для электрического соединения микросхемы 580ВВ55 и схемы управления необходимо: 1) шину данных D0

D7 схемы управления соединить с выводами D0

D7 микросхемы 580ВВ55. 2) Два младших разряда адресной шины соединить с выводами A0

A1 микросхемы 580ВВ55. 3) Выводы

микропроцессора 1821ВМ85 соединить с выводами

микросхемы 580ВВ55 соответственно. 4) На вход SR «Установка в исходное состояние» микросхемы 580ВВ55 подать низкий уровень (подключить к корпусу). 1.2.11. Фиксирующая схема. Как уже отмечалось выше необходимо подавать сигналы в блок индикации № канала (2 индикатора) в строго определенные моменты времени. Для этого необходимо предусмотреть устройство, которое по сигналам от процессора, будет пропускать информацию на один из индикаторов блока индикации. В качестве элементов фиксирующей схемы будем использовать 2 регистра типа 1533UP23. Регистр, аналогичный UP22, нос 8 тактируемыми триггерами. Регистр принимает и отображает информацию синхронно с положительным перепадом на тактовом входе.

Выход

Загрузка и считывание

Загрузка регистра и разрыв выходов

«Н», «В»

соответственно

Таким образом, подавая тактирующие сигналы на вход С (№11) регистра 1533UP23, мы разрешаем прохождение сигналов на соответствующий индикатор в строго определенные моменты времени.

Un - № 20 Земля - № 10

1.2.12. Согласующая схема. Для организации вывода информации в остальные блоки тюнера будем использовать регистр 1533UP23, тактируемый сигналами от микропроцессора. Принцип включения и управления регистра 1533UP23 рассмотрен в предыдущей главе. Для приема информации в устройство управления будем использовать шинный формирователь 1533АП6. Как известно шинный формирователь обеспечивает передачу информации в обоих направлениях. Для обеспечения только ввода данных вывод №1 соединим с корпусом. Если появится необходимость в выводе большего количества информации из устройства управления, то с помощью микросхемы 1533АП6 можно будет решить данную проблему. Более подробная информация о микросхеме 1533АП6 приведена в главе «Шина данных микропроцессора 1821ВМ85». 1.2.13. Схема дешифрации. В предыдущих главах были рассмотрены основные блоки схемы управления и было отмечено, что МП в строго определенные моменты времени должен взаимодействовать с определенными микросхемами. Поэтому в данной схеме необходимо предусмотреть устройство, которое по сигналам от процессора, будет подключать к его шинам адреса или данных ту или иную микросхему или группу микросхем. Из этого можно заключить, что в схеме системы должен протекать некоторый процесс однозначного выбора и он организуется подачей на линии адреса А11

А15 определенного кода выбора или сигнала разрешения доступа к отдельному блоку или блокам. К счастью, эта проблема является классической и она имеет простое решение. В частности можно использовать дешифратор, выполненный в виде ТТЛ устройства среднего уровня интеграции, предназначенного для преобразования двоичного кода в напряжение логического уровня, которое появляется в том выходном проводе, десятичный номер которого соответствует двоичному коду. В последствии выходной провод дешифратора подключают к входу «Выбор микросхемы» нужной микросхемы (например вывод №18 (CS) микросхемы 537РУ10). В качестве дешифратора будем использовать микросхему 1533ИД7. Выбор данного дешифратора обусловлен количеством выходных линий и нагрузочной способностью. Микросхема 1533ИД7 – высокоскоростной дешифратор, преобразующий трехразрядный код А0

А2 (№1

3) в напряжение низкого логического уровня, появляющегося на одном из восьми выходов 0

7. Дешифратор имеет трехвходовый логический элемент разрешения. В таблице показано, что дешифрация происходит, когда на входах

(№4) и

(№5), напряжение низкого уровня, а на входе Е3(№6) высокого. При других логических уровнях на входах разрешения, на всех выходах имеются напряжения высокого уровня.

Е3

А2

А1

А0

В

В качестве информационных сигналов будем использовать сигналы, поступающие по адресным линиям А11

А13; сигналов разрешения, сигналы, поступающие по адресным линиям А14

А15 (вход №4 подсоединим к корпусу). Более подробно рассмотрим подачу сигналов на входы CS и организацию сигналов REG1

REG3; BVF. ПЗУ: Сигнал на вход «Выбор микросхемы» (№20) будем подавать на адресной линии А15. Если в старшем разряде адресной шины (А15) уровень логического «0», то такой же уровень на входе №6 дешифратора. При этом ПЗУ переходит из режима «Хранение» и готово к считыванию информации, а дешифратор на всех выходных линиях имеет уровень логической «1» и все остальные элементы схемы, кроме микросхемы DDS, недоступны для микропроцессора. - Если в адресных линиях: А11

А15 код 00001, то CS0 – «0» CS1

CS7 – «1» EN=

= «0» И данные через двунаправленный буфер DDS будут записываться или считываться из ОЗУ (DD13) - A11

A15 код 01001, то CS0= «1» CS1= «1» CS3

CS7= «1» CS2= «0» EN=

= «1». и микросхема DD20 готова к считыванию или записи информации - А11

А15 код 11001, то CS0

CS2= «1», CS4

CS7= «1» CS3= «0» EN=

= «0» и данные через двунаправленный буфер DDS будут записываться в устройство В/В DD12. - А11

А15 код 00101, то CS0

CS3= «1»; CS5

CS7= «1» CS4= «0» EN=

= «0» тогда на входе №1 DD6 CS4= «0» и при

на входе №11 DD10 REG1

и данные через двунаправленный буфер DDS проходят на выход DD10 и фиксируются. Аналогично формирование сигналов REG2 и REG3 для DD11 и DD15 при кодах на А11

А15 10101 и 01101 соответственно. - А11

А15 код 01101, то CS0

CS5= «1»; СS7= «1» CS6= «0» EN=

= «0» Когда на входе №10 DD6 CS6= «0» и при

= «0» на входе №19

DD16 BVF= «0» и данные через DD16 вводятся в систему управления. 1.2.14. Цифро-аналоговый преобразователь. Для преобразования цифровой информации в аналоговую необходимо использовать ЦАП. Основной характеристикой ЦАП является разрешающая способность, определяемая числом разрядов N. Теоретически ЦАП, преобразующий N-разрядные двоичные коды, должен обеспечивать 2N различных значений выходного сигнала с разрешающей способностью (2N-1)-1. Из динамических параметров основными являются: 1) время установки выходного сигнала; 2) fmax преобразования. В нашем случае необходимо организовать формирование 3-х аналоговых сигналов ANL1, ANL2 и ANL3, которые будут пропорциональны цифровым сигналам на выходах канала А, В, С микросхемы 580ВВ55 соответственно. Значит необходимо предусмотреть 3 цифро-аналоговых преобразователя. Свой выбор я остановил на 10 разрядном ЦАП прецизионного типа 572ПА1. Для построения полной схемы преобразователя к микросхеме 572ПА1 необходимо подключить операционный усилитель. В качестве операционного усилителя будем использовать К140УД8, имеющего схему внутренней коррекции. 15 U0n +Uпит

572ПА1

4 14

К1409D8

Uвх 1 3 7 Uвых

2 4 13 1.2.15. Дополнительные пояснения к схеме управления. 1) Во избежание записи или считывания «ложной» информации во время включения или выключения напряжения питания в схеме устройства управления предусмотрена микросхема DD8 – четырехканальный коммутатор цифровых и аналоговых сигналов. Каждый ключ имеет свой вход и выход сигнала, а также вход разрешения прохождения сигнала EI. Канал проводимости двунаправленный. Коммутатор К561КТ3 имеет сопротивление канала 80 Ом, сопротивление входа управления 1012 Ом. Открывающее напряжение на входе EI – 3В. Канал пропустит цифровые уровни с амплитудой до Uип. Время задержки распространения сигнала 10.25 мс. Структурная схема.

Вход Выход

EI включено Входы: №1, 4, 8, 11. Выходы: №2, 3, 9, 10. EI: №13, 5, 6, 12. Если микросхема 537РУ10 «питается» от аккумулятора (4,5 В) на входах

- напряжение высокого уровня и ОЗУ находится в режиме хранения. Считывание или запись информации невозможно. После подачи напряженияUID и достижения им уровня +5 В, отключается питание от аккумулятора и происходит подача напряжения высокого уровня на входы EI микросхемы DD8. В результате этого ключ замыкается и теперь возможно прохождение сигналов управления от микропроцессора и дешифратора. Напряжение UID подается через транзистор VT1 (КТ3102), Включенный по схеме с общим коллектором, в эммитерной цепи которого напряжение стабилизируется диодом VD6 (КС139А), для обеспечения стабильного уровня на входах EI. 2) В схеме управления используется микросхема DD6: логический элемент ИЛИ с двумя выходами. Эти функции реализуются с помощью микросхемы 1533ЛЛ1. Также используется микросхема DD9: логический элемент ИЛИ-НЕ с одним входом (инвертор). Эти функции реализуются с помощью микросхемы 1533ЛН1. 3) При входном импульсном сигнале с пологими фронтом и срезом импульс на входе формирующего логического элемента также не будет прямоугольным, поскольку некоторое время ключевая схема будет находиться в усилительном режиме. Кроме того, на фронте и срезе выходного импульса будут присутствовать усиленные помехи, поступившие в «усилитель» из провода питания. Импульс с зашумленными и несформированными фронтом и срезом непригоден для переключения тактовых входов триггеров, регистров и счетчиков. Повышения КU формирователя до 103 раз и более за счет последовательного включения нескольких буферных элементов не дает точной привязки момента переключения к определенному пороговому входного импульса. В таких случаях используют так называемую схему триггера Шмидта, состоящую из двухкаскадного усилителя, охваченного слабой положительной обратной связью. Триггеры Шмидта оказались незаменимыми и в интегральной схемотехнике, как в аналоговой, так и цифровой. Передаточная характеристика триггера Шмидта имеет значительный гистерезис. Выходной сигнал логического элемента Шмидта имеет крутые импульсные перепады, длительность которых не зависит от скорости нарастания или спада входного сигнала. Импульсные перепады по времени соответствуют моментам, когда входной сигнал превышает напряжение срабатывания UСРБ и становится меньше, чем напряжение отпускания Uотп. 2,4 Uвых, В

2 Uг=0,8 В

1 Uотп=0,9 В Uсрб=1,7 В 0,3

0,4 0,8 1,2 1,6 Uвх,В В данной схеме устройства управления триггер Шмидта – в виде микросхемы 1533ТЛ2 (DD2). 4) Прежде чем последовательность коротких импульсов подавать на вход SID микропроцессора, необходимо обеспечить хорошую стабильность длительности данных импульсов, т.к. на входе элемента Шмидта все они будут иметь разную длительность. В составе серий ТТЛ имеется несколько аналого-импульсных схем – ждущих мультивибраторов. Они позволяют расширить длительность коротких импульсов, сформировать импульсы нужной длительности с хорошей стабильностью по длительности. Свой выбор я остановил на микросхеме 1533АГ3 – два ждущих мультивибратора с возможностью перезапуска. Каждый мультивибратор имеет выходы Q и